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FPGA培训实验要点--FPGA语法知识

3.7.1 assign语句
3.7.2 always块实现组合逻辑
3.8 Verilog HDL语言实现时序逻辑电路

注意：
always一般非阻塞赋值，因为always块大部分是时序逻辑。
当always块中要用到组合逻辑的时候用阻塞赋值。

组合逻辑：case语句（阻塞赋值），加法器、乘法器
时序逻辑：

3.9 Verilog HDL 与C语言

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