FPGA培训

FPGA培训技术资料

FPGA培训-语法要点（一）

FPGA培训-语法要点（二）

FPGA培训-语法要点（三）

FPGA培训-语法要点（四）

FPGA培训-语法要点（五）

FPGA培训-语法要点（六）

FPGA培训-语法要点（二） -2010年01月21日

FPGA Verilog HDL语言中 .V的源文件编写只有要点

.v的源文件的编写方法：
1.必须有一个module,Module的命名和顶层名称一致

module seg71(clk,rst,dataout,en);

endmodule
Module中的声明的参数：input的端口和output端口
和管教约束中的端口一致

2.声明部分：

a.I/O口的声明：input,output端口
b.内部信号的声明：reg(必须有），wire(网络变量，不一定有）
wire型对变量的变化敏感度强
C.功能定义：fpga并行处理的观念一定要加强。assign语句

3.always块：
a.触发条件一般是posedge clk or negedge rst，如果触发条件是*，
表示对任何变化敏感
b.一般用非阻塞赋值
C.Fpga程序的主题是由always 块组成
D.程序的主体首先要考虑的是时钟，不同的时钟要分频

fork

join
并发执行

块与块之间是并发执行

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